- Při spouštění síťové stanice se ukáže veškeré nastavení stanice
- ARP protokol- vysílá packety ve kterých je IP adresa a vrací se packet ve kterém je MAC adresa → zajišťuje spojení a tím převádí IP adresu na MAC adresu
- příkaz arp- zobrazení tabulky s informacemi o nastavení stanice
“-a“- zobrazení
“-b“- vymazání
“-s“- tvorba statického záznamu
“-f“- načte si adresy z nějakého souboru
“-n“- výpis adres v numerické podobě
“-pub“- proxy záznam
- apr –a- Address HW type HW address Flag Mask
191.120.1.2 100Mbps Ethernet 00:AA:BB:11:22:33 C M 255.255.255.224
úplný záznam trvalý záznam
ARP TABULKA
- tabulky se vytváří buď staticky nebo dynamicky
- tabulka je pořád prázdná a začne se plnit až potřebuje nějakou adresu
- záznamy v tabulce se časem (pár minut) automaticky smažou
- příkaz cat /proc/net/arp
- výpis arp tabulky (podobně jako arp –a)
- obsahuje: adresu, HW type, flagy, maska, HW adresa, device (popis zařízení)
- zápis adresy do ARP tabulky IP adresa WH adresa maska
arp –s 191.20.18.5 00:00:01:01:01:01 255.255.255.0 pub
SMĚROVACÍ TABULKA
- musí obsahovat:- IP adresu stanice
¬- IP adresu sítě (masku)
- gateway- brána ze sítě ven
- brána, která je uvnitř sítě se neuvádí a na její místo se napíše 0
- gen mask- generátor masky
- obsahuje: destination- vnitřní adresu
- flagy- H-host
- U- cesta je funkční
- G- nepřímá cesta (zadaná adresa není cílová – je uvedena pouze adresa meziuzlu)
- D- údaj doplněn při požadavku při přesměrování
- use- kolik bylo přeneseno bitů
- interface- typ sítě(eth1, eth2)
- metrika- počet hopů, nastavuje i prioritu paketů
- ref- počet referencí na danou cestu (kolikrát byla použita daná cesta)
- Příkazy:- netstat- rn- výpis tabulky
- route – nee- způsob výpisu tabulky
- destination- vnitřní cílová adresa- když jde packet ven ze sítě adresa je 0
- gateway- číslo brány (router)
- genmask- generátor masky (nemusí to být maska sítě)
- flags
- metric- počet hopů + priorita odesílání
- ref- kolikrát byla použita cesta
- use- počet přenesených bitů
- iface- typ sítě
Destination Gateway Genmask Flags Metric Ref Use Iface
191.120.1.0. 0.0.0.0 255.255.255.0 0 eth0-vlastní síť
127.0.0.0 0.0.0.0 255.0.0.0 lo
0.0.0.0 191.120.1.254 0.0.0.0 eth0
PINK- při zadávání pink musíme zadat
- když se zadá pink tak zpráva nevyjde z vnitřní sítě ven
- když chci poslat packet ven ze sítě musím zadat adresu vnitřního serveru
SMĚROVACÍ TABULKA
Destination Gateway Genmask Flags Metric Ref Use Iface
191.120.1.0. 0.0.0.0. 255.255.255.0 U 0
PŘÍKAZY
- ifconfig- Interface Configuration
- tímto příkazem se nastavují IP adresy
- může udělat výpis všeho nebo výpis nějakého rozhraní nebo volby
- může zadat adresu- up- aktivace IP adresy
- down- deaktivace IP adresy
- metrika- pro směrovací protokoly
- MPU- maximální délka packetu, jak dlouho se mají packety posílat
- net mask- dá se zadat adresa pro hromadné posílání
- route- směruje posílání packetů, pomocí něho lze zapsat statický záznam do směrovací tabulky
- parametry:-nee- numerický výpis údajů ze směrovací tabulky
-add- přidání do tabulky
-n- výpis numerické adresy
-e- rozšířený výpis
-del- vymazání z tabulky
-net- adresa sítě
-host- moje adresa
-ee- výpis údajů
- konfigurace počítače po zapojení do sítě:- ifconfig lo 127.0.1. up
- route add –net 127.0.0.0.
- ifconfig eth0 191.120.1.1. netmask 255.255.255.0. \
> broadcast 191.120.1.255. up
- route add –net 191.120.1.0.
- route add default gw 191.120.1.254.
2)Funkce procesorů, vícejádrové procesory
- Výkon procesoru je dán součinem frekvence * IPC (kde IPC je počet instrukcí vykonaných za 1 clock)
TECHNOLOGIE
SSE Streaming SIMD Extensions
- je technologie obdobná 3DNow!
- SIMD technologie byla zavedena do procesorů s technologiemi MMX a 3DNOW!
- SSE (zavedená u Pentia III) dovoluje SIMD výpočty pro operandy obsahující 4 sdružené single precision (32bitové real). Operandy jsou uloženy v paměti nebo v souboru 8mi 128bitových registrů XMM0 až XMM7 (Technologie MMX má osm 64bitových registrů MMX0 až MMX7)
- Tato technologie, která je pokročilejší verzí MMX, zavádí 8 nových přímo adresovatelných 128mi bitových registrů pohyblivé čárky (první důležitá změna registrů od 386) umožňující současné výpočty v pohyblivé čárce a multimediální výpočty. Multimediální výpočty, zejména pro 3D video a zvuk mohou též využívat FPU. Dále je výhodná pro světelné efekty a transformace funkcí
- Instrukční sada - nové instrukce:
• 50 SIMD umožňující počítat 4 hodnoty po 32 bitech v pohyblivé čárce
• 8 instrukcí Streming memory instruction umožňují proudový přenos dat
• předběžné načítání dat - prefetching - pro přenos celé řádky z cache do CPU ještě dříve než bude zapotřebí
• proudový přenos - streaming store - zapisuje data, která se neopakují (audio, video) přímo do paměti
• a rozšíření kombinace zápisů -write combining - pro kumulaci dílčích zápisů
• 12 celočíselných MMX
- SSE rozpozná pouze OS Win98
SSE2 Streaming SIMD Extension 2
- zavedená u Pentia 4. Zpracovává operandy stejmě jako SSE uložené v paměti nebo XMM registrech (128mi bitových). Navíc rozšiřuje zpracování doble-precision (64 bitových) operandů v pohyblivé čárce.
- Má:- 144 instrukcí pracujících se dvojicí double precision nebo 16ti bytových operandů atd.
- data prefetch instructions
- instrukce pro konverzi mezi povolenými typy dat
- data shuffling- přesouvání dat
- rozšiřuje schopnosti SSE pro cacheování dat a memory ordening operations
- Všechny SIMD instrukce lze používat v real, protected i Virtual86 modu.
SSE3
- Technologie r. 2003
- 13 nových instrukcí
3Dnow!
- odpovídá MMX enhanced technologii (MMX využívalo pro zpracování Instrukcí FPU, takže v době zpracování MMX nelze počítat v pohyblivé čárce. Technologie 3DNow! (později MMX2), mají vlastní zpracování MMX instrukcí).
- Je určen pro podporu 3D grafiky, je výkonnější než Intel x86 MMX. Umí přepočítávat 3D scény (má speciální instrukce pro FPU se kterými umí vypočítat geometrii předmětu, perspektivu apod.) a tedy není k němu zapotřebí 3D urychlovač.
- Má vlastní MMX jednotku (sedmá paralelní) s vlastními registry (na rozdíl od K6)
- 24 instrukcí pro 3D Now typu SIMD
3Dnow!Profesional
- má navíc 52 instrukcí a tedy odpovídá SSE.
Řízení výkonu
- Všechny technologie řízení výkonu používají řadiče s řízeným napěťovým výstupem a to obvykle 0,925V až 2V při 15A a 1,5V zdrojem 2A pro I/O obvody.
- Řízení se provádí 5ti bitovým AD převodníkem.
- Zdroj musí mít všechny ostatní napětí (3,3V, 5V, 12V)
Velocity Engine
- je sada multimediálních instrukcí pro procesor PowerPC G4, obdobná SSE2, tj. 128 bitové vektorové zpracování.
Code Morphing
- je v zásadě systém dynamického překladu, je to program, který překládá instrukce z jedné instrukční sady do jiné
SpeedStep
- technologie Intelu pro mobilní procesory umožňující provoz procesoru na dvou napájecích napětích a tím i na dvou frekvencích (obvykle na plné a cca poloviční). Tím se ovlivňuje spotřeba procesoru.
- Přepínání souvisí s provozem na baterie nebo na síť.
PowerNow!
- Je technologie firmy AMD umožňující řídit příkon procesoru a prodlužující životnost baterie až o 33%
- Lze volit jednu ze 32 možných frekvencí
LongRun Power Managment
- technologie, která podle zatížení procesoru (např. při MPEGu -nejvíce, wordu málo a při čekání na stisk klávesy minimálně) mění napájecí napětí (obvykle od 1,2 do 1,9V) a tím i frekvenci procesoru (obvykle z 1/4 na maximální).
Enhanced Speed step nebo PowerNow!
- Umožňuje automatické přepínání 2 frekvencí podle zatížení, nebo pevné nastavení nižší nebo vyšší frekvence
Banias
- Umožňuje uspávat nepotřebné části procesoru. Využívá se u procesorů pro mobilní techniku
Chlazení
- Vodní chlazení s nízkootáčkovým ventilátorem umístěné mimo case a výměna tepla s okolím s pokojovou teplotou.
DALŠÍ FUNKCE
Procesory kategorie Pentium
Kompatibilita: AMD K5, Cyrix M1, nekompatibilní NexGen Nx586. I komaptibilní procesory potřebují mírné alternativy na Mainboardu zejména čipová sada logického jádra procesoru - řešeno Jumpery. Nx586 má integrovaný řadič sekundární cache L2 a tedy vyžaduje jiné signály a jiný typ zákl. desky. S cache pracuje plnou rychlostí (pentium 2/3 rychlostí, M1 poloviční)
Přechod na nižší napětí -> snížení ztrátového výkonu
Většina superskalárníChyba! Záložka není definována. architektury, schopný vykonávat dvě instrukce v jednom hodinovém taktu. Struktura Nx586 a K5 je velmi podobná RISCChyba! Záložka není definována. a také se instrukce prvně dekódují na jednoduché instrukce a pak jdou teprve do dekodéru instrukcí. Převod je nazýván ROP (RISC Operation) a RISC86
PipeliningChyba! Záložka není definována. u těchto procesorů řetězí instrukci do 5 (pentium) nebo více (Nx586), superpipelining do více stádií (AMD -6, Cyrix-7) se synchronním sekvenčním předávání výsledků. S každým taktem vstupuje jedna nebo více instrukcí do instrukčního kanálu. Každým cyklem jsou posunuty již rozpracované instrukce do dalšího stadia. Pentium má tyto stadia délky jednoho hodinového cyklu:
1. Výběr instrukce přenos instrukce s instr.cache do předvýběrových vyrovnávacích pamětí.
2. Dekódování - procesor hledá a vybírá kód v předvýběrových vyrovnávacích pamětěch a konvertuje jej do interního instrukčního formátu procesoru.
3. Operandy Hodnoty pro operce jsou vybrány z příslušných registrů nebo Cache pro data
4. Vykonání operace
5. Zpětný zápis výsledků provedené operace do registrů nebo cache či paměti
Procesor s jedním kanálem se nazývá skalární (Nx586). Procesory s více kanály pro zpracování instrukcí se nazývají supersalární (pentium 2 kanály - dual issue, K5 je 4 kanálový - quad issue).
Vykonávání instrukcí
V procesorech (např. pentium), kde se dodržuje zavádění instrukcí v pořadí (in-order issue) a dokončení instrukcí v pořadí (in-order completion) každé pozastavení činnosti v jednom kanále způsobí zastavení všech kanálů.
Architektura procesoru např. MI, K5, Nx586 který podporuje ukončení instrukce mimo pořadí (out-of-order completion), může pozastavení činnosti jednoho kanálu zacovat plný výkon kanálů zbývajících. To znamená že pořadí dokončených instrukcí je jiné než pořadí na vstupu.
Zavedení instrukce mimo pořadí (out-of-order issue) je ještě dokonalejší systém, umožňující zavedení nové instrukce z vyrovnávací paměti instrukcí (instruction buffer) nebo z instrukčního okna (instruction Window) mezi stadiem dekódování a vykonání instrukcí v instrukčním kanále. Některé procesory používají centrální instrukční okno, ve kterém se shromažďují všechny neprovedené dekódované instrukce. Jestliže procesor zjistí, že instrukce v pořadí nemůže být vykonána, vyšle místo ní jinou, která měla být provedena později.
Další možností (Nx586) je využití malých separovaných instrukčních okének (instrukční stanoviště - reservation stations), které jsou na vstupech jednotlivých prováděcích jednotek. Tyto jednotky si těchto instrukčních front vybírají instrukce podle potřeby.
Přejmenovávání registrů
Při složitějších výpočtech nemohou někdy pracovat aritmetické jednotky paralelně. Jedna jednotka musí čekat na druhou (2*8+5). Tato závislost se nazývá true data dependanceChyba! Záložka není definována. = pravá závislost dat neboli read after write. Výkon snižují i další kolizní situace nepravých závislostí dat - false dependencyChyba! Záložka není definována.. Jednou z nich je požadovaný zápis dvou perací do jednoho registru - write after write. Druhou je tzv. antidependance, tj. případ, kdy zápis bz přepsal data potřebná pro čtení - write after read. Řada procesorů x86 má pouze 8 univerzálních registrů (na rozdíl od RISCChyba! Záložka není definována., který jich má mnohem více). Pro zvýšení výkonu mají některé procesory více bank registrů. V případě konfliktu je mohou přejmenovat a tím pro danou úlohu zpřístupnit. Pentium jako jediné z této třídy přejmenovávání nepodporuje. Cyrix má 8 z 32 registrů, AMD má 40 registrů a nexGen 22.
Přejmenování registrů nezvyšuje jejich počet, ale určuje, které z nich nejsou momentálně programově přístupné. Tyto registry zastupují skutečné registry při jednptlivých stadií zpracování instrukcí. Tímto způsobem odstraňuje nepravou závislost (W after R a R after R).
Předávání dat mezi instrukcemi
Data bypassingChyba! Záložka není definována. and forwarding existuje ve dvou podobách
1. Následné předávání dat =data bypassing předává výsledky jedné instrukce instrukci následující a eliminuje prodlevu, kterou, která by byla potřebná k aktualizaci paměti nebo registrů.
2. Dopředné předávání dat data forwardingChyba! Záložka není definována. předává výsledky jiné instrukci, do její dočasných registrů, která je zpracuje během jiného stadia zpracování a tedy nečeká na skutečný zápis do programovatelných registrů.
Předpovídání větvení - branch prediction
Při pipeliningu je současně rozpracováno mnoho instrukcí. Při podmíněném větvení se zahození těchto výsledků setkává s potížemi a časovým zpožděním. Proto na základě fuzzy logiky, předchozích větvení nebo pravděpodobnosti procesor určuje (odhaduje) dopředu, kterou větví program bude pokračovat. Při chybě odhadu se musí rozpracování zahodit.
Intel a Cyrix mají 256 prvkovou vyrovnávací paměť předešlých větvení, ze které počítá odhad větvení.
K5 přidává informaci o posledním větvení ke každé instrukci v instrukční Cache.
Spekulativní výpočet
je výpočet, který jako operandy používá neschválené (pravděpodobné) výpočty dalších stadií nebo kanálů.
Napodobení RISCChyba! Záložka není definována.
K5 a Nx586 překládají instrukce do jednotného formátu, které vzhovují výkonným jednotkám procesoru, jehož konstrukce se přibližuje architektuře RISCChyba! Záložka není definována.. Tyto vnitřní instrukce AMD nazývá ROPs (RISC operations), NexGen RISC86. Při předběžném dekódování je k insstrukcím přidáváno několik bitů, které označují začátek a konec instrukce a kolik vnitřních RISC instrukcí je třeba na vykonání této instrukce.
Interní CACHE
Obvykle je Cache Harwardské struktury, tj. oddělena datová a instrukční cache. Většinou jsou 2portové, 4 cestné. U Nx586 je integrován i řadič L2, tj. externí cache, ke které má přístup po zvláštní 64 bitové sběrnici.
Identifikace procesorů
k identifikaci procesoru na desce se používá instrukce CPUID. Větší odlišnosti jednotlivých procesorů jsou řečeny na úrovni BIOS, menší propojkami.
MMX
MMX Chyba! Záložka není definována.MultiMedia eXtentionChyba! Záložka není definována. rozšíření procesoru o rychlé instrukce pro zpracování signálů. Umožňuje kompresi. Je realizovaný DSP.
MMX umožňuje provádět časté multimediální operace
* Malé celočíselné datové typy
* Krátké opakující se smyčky
* Časté násobení a sčítání.
* Výpočetně náročné algoritmy
* Vysoce paralelní instrukce.
MMX rozšiřuje instrukční soubor o 57 instrukcí, většinou pro multimediální zpracování signálu.
Zvýšení výkonu je dosaženo systémem SIMD a to tak, že jsou data soustředěna do delších registrů (používají se 80ti bitové registry FPU) po 64 bitech, tedy 8 jednobytových dat, 4 dvoubytových nebo 2 čtyřbytových. Nad touto dvojicí, čtveřicí nebo osmicí lze vykonávat určité operace (např násobení dvojic a pak je sečíst).
Protože jsou užívány registry FPU nedoporučuje se směšovat multimediální aplikace s výpočty ve FPU.
Detekce přítomnosti MMX procesoru je pomocí instrukce CPUID, která vrací nastavený bit. Aplikace napsaná pro MMX může zhroutit počítač nemající MMX.
MMX2
MMX2 sada instrukcí MMX je rozšířena o další instrukce (70) včetně instrukcí v pohyblivé čárce.
které tak umožňují procesoru rychlé zpracování 3D aplikací, zpracování MPEG2 a zvuků MP3.
Socket 7
Standard Socket ý obsahuje technologie USB, SDRAM, UltraDMA, ACPI (správa spotřeby), AGP, lkální sběrnice 100MHz, L2 cache s přístupem 100MHz, IEEE 1394
NetBurst Micro-architecture
- Zavedená u pentia 4
- NetBurst architektura podporuje rychlost zpracování čísel typu integer a float-point. Vyznačuje se těmito rysy:- hyper-pipelined- technologie umožňující zpracovávání v taktu vyšším než 1GHz. Dále umožňuje
pipelining zpracování v různých částech procesoru s různými (odlišnými) frekvencemi.
- rychlé zpracování integer s minimálními latenčními časy. Umožňuje efektivní dekódování nejběžněji používaných instrukcí.
- doba zpracování instrukcí je dynamická, nikoliv deterministická
- trace cache (microcode ROM) pro zkrácení zpoždění při větvení instrukcí
- cacheové linky pro 64 a 128B
Pipelining NetBurst architektury spočívá v:
- zavádění instrukcí v pořadí. Jednotka dekóduje instrukce a převádí je na mikroinstrukce. Funkce jednotky je dodávat nepřetržitý proud mikroinsrukcí pro výkonnou jednotku (až 3mikroinstrukce za jeden takt).
- podporuje superscalární prováděcí jádro. Jádro může provádět mikroinstrukce několikanásobně a mění pořádek mikroinstrukcí tak, jak jsou připraveny operandy.
- in-order retirement unit- vyčkávací jednotka. Retirement unit seřazuje výsledky mikrooperací tak, aby odpovídaly pořadí původního programu. Pokud instrukce byla zpracována s nesprávnými daty tj. ukončena následující instrukce dříve než předcházející, která ji dodává data (vyjma spekulativních výpočtů) je nastavena exception a výpočet proběhne znovu. Zde jsou i schraňovány výsledky mikroinsrukcí.
- Předvídání větvení umožňuje:- dynamické předvídání na základě lineárních adres
- statické předvídání na základě offsetu cíle - preferuje skoky zpět před dopřednými
- pamatuje si 16 skokových adres
Execution Trace cache
- je instrukční cache pro dekódované instrukce a mikroinstrukce mající obsah 12k instrukcí (u pentia 4).
- Součástí tohoto bloku je i ROM s mikrokódem pro nejčastěji používané instrukce.
Hyper pipelined
- více než 10 fází zpracování. Pentium 4 má 20 kroků, pentium III 10 kroků.
Rapid execution engine
- (u pentia 4) ALU pracuje na dvojnásobné frekvenci, instrukce může končit i za polovinu taktu
Data prefetch logic
- Umožňuje vybírat data pro cache L2 v předstihu
Deeper speed
- Nastavení pro mobilní procesory napájecího napětí v klidu na 0,85V
HyperThreading
- Byl zaveden u technologií Intel Xeon v r. 2002
- Hyper-threading ve snaze zvýšit výkon procesoru bez výrazného zvýšení počtu tranzistorů a tím i ztrátového výkonu, zavádí logické procesory a to tak, že každý procesor je pomocí přídavné obslužné logiky logicky rozdělen na dva logické procesory (nárust příkonu je 5%). Každý z těchto logických procesorů může být samostatně zastaven, přerušen, nebo může provádět vlastní thread. Každý má svůj instruction pointer, programovatelné registry řadiče přerušení, GPR a stavové registry. To znamená, že se jeden procesor jeví jako dva logické procesory. Proto je stavová architektura zdvojena. Procesy nebo thready jsou pak rozvrženy na jednotlivé logické procesory pomocí plánovače.
- Architecter State se skládá z registrů včetně GPR, programovatelných registrů řadiče přerušení APIC, z hlediska software se pak jeví jako 2 PROCESORY. Současně obě vlákna jsou aktivována jen v případě potřeby výpočtu, jinak procesor funguje jako klasický procesor.
1) Počátek pipelinine je zodpovědný za natažení instrukce a její předání dalším stavům pipeline.
- Instrukce je většinou brána z Trace Cache – TC což je L1 instrukční cache. TC uchovává dekodované instrukce, nazývané mikrooperace neboli uops Každá TC má dvě sady ukazatelů (pro každý logický procesor jednu). Logické procesory provádí arbitráž v případě současných požadavků obou procesorů. TC je 8mi cestná asociativní paměť s algoritmem LRU. TC posílá pointry do řadiče Microcode ROM, který vybírá uops a vrací řízení TC. To znamená že instrukce z L1 cache jsou dodávány do jednoho logického procesoru pokud je procesor potřebuje a pokud jsou v cache. Pak se přepíná na 2. logický procesor.
- Instruction Translation Lookaside Buffer ITLB přijímá požadavky z TC na dodání nové instrukce a přeloží pointer následující instrukce na fyzickou adresu. Každý logický procesor má svou ITLB. Instrukce přináší z L2 a v L1 rezervuje alespoň jedno místo pro každý procesor.
- Každý procesor má svou 64B frontu (stream).
2) Branch prediction může být pro každý procesor samostatný nebo může být pro oba logické procesory společný, ale history buffer je vždy samostatný.
- TC poskytuje většinu požadovaných uops, překládají se jen ty, které v TC nejsou. Oba procesory používají pro překlad společnou logiku a střídají jen fronty.
- Tedy uops přichází buď z TC nebo Microcode ROM.
- Takto vytvořená fronta přichází Out-of-Order execution engine.
- Out of order stroj se skládá z přejmenovávání registrů, plánování (sheduling) a provádění instrukcí (excution).
- Alokační logika vybírá uops z fronty a umísťuje je do 128 registrů pro pohyblivou čárku, 48 registrů pro loading a 24 registrů pro ukládání (store). Každý logický procesor využívá jednu polovinu registrů. Přejmenovávání registrů má 16 bank po 8mi registrech. Přejmenovávání používá pro každý procesor samostatnou tabulku Register Alias Table RAT.
- Takto vybrané uops jsou umístněny do dvou front, a to instruction queues pro paměťové operace (load a store) a general instruction queue pro ostatní operace.
3) Pak následuje execution – vykonání instrukce.
4) Po vykonání instrukce je uops umístěn do re-oder bufferu odkud je zapisován do L1 data cache.
DTLB
- Převádí adresy na fyzické.
Cache - datové
- L1 – 4 cestná 64 řádková write-through, s virtuální adresací, zapisující do L2
- L2 a L3 mají fyzickou adresaci.
- Cache jsou sdíleny a případný konflikt zpomaluje výpočet.
MAC
- Přídavná prováděcí jednotka pro sečítání a násobení (adding/multiply). Je vhodná pro řešení soustav rovnic, matice apod.
Patice
- Socket478
- Socket T neboli LGA775 nová patice pro Intel r. 2005
Předvídání větvení u NewtBurst microArchitectury nefunguje pro Far volání a softwareové interrupty. Umožňuje
• dynamické předvídání na základě lineárních adres pomocí branch target bufferu
• statické předvídání na základě offsetu cíle - preferuje skoky zpět před dopřednými
• pamatuje si 16 skokových adres
Cache – dnes i 4 typy, několik stupňů za sebou, pro instrukce, mikroinstrukce apod., rychlá vyrovnávací paměť, urychluje přístup k operační paměti počítače
Předvídání větvení – např. statisticky, předvídá větvení programu, např. u cyklu se bude pravděpodobněji provádět zacyklená větev, je to algoritmus, který zařídí, že se bude co nejméně zahazovat. Podle dosavadního chování programu se snaží odhadnout, zda při dalším průchodu skoková instrukce skok způsobí nebo ne.
FPU – float point unit, výpočty v pohyblivé řádové čárce
Spekulativní výpočty – nepoužívá momentálně platné hodnoty, ale pravděpodobné hodnoty, je to záležitost programu, jsou na to určeny speciální registry a instrukce, procesor si spekulativně provádí některé instrukce předem
Threading – vlákna řešení úloh, dnes nahrazeno hyperthreading – úloha se rozdělí a po každé operaci se rozhodne o dalším dělení
Větší počet registrů a přejmenovávání registrů
Napodobení RISC CPU
Multimediální instukce – MMX, MMX2
Vícejádrový procesor
u běžných jader přestává být výhodné zvyšovat výkon skrze frekvenci - hledají se jiné cesty. Do jednoho čipu je tedy integrováno více samostatných jader. Výhodou je možnost použití rychlejších cache - pokud jsou umístěné přímo v čipu, stejně jako jádra - pokud by jádra byla fyzicky oddělená, možnosti pro sdílení cachí a sdílení dat by byly horší. Každé jádro dokáže samostatně zpracovávat proces či jeho vlákna a instrukce - to v sobě nese výhody i nevýhody v zároveň. Dobře zvládnuté je zpracování více náročných procesů, naopak jeden program který není na více jader optimalizován (např. hra) může být problematický. Jednotlivé programy je tedy potřeba vytvářet s ohledem na to, že budou operovat na vícejádrových systémech. Další výhodou je pokles spotřeby - více jader v jednom čipu má menší spotřebu než více procesorů paralelně.
První dvoujádrové procesory určené pro „masy“ byl Athlon X2 od AMD a Intel Pentium D od Intelu (myšleno pro stolní domácí počítače). Oba již dnes rozšířené. Ke zvýšení oblíbenosti dvoujádrových CPU jistě přispěl procesor Core Duo od Intelu (hojně rozšířen v segmentu notebooků). V součastnosti Intel nabízí již Core 2 Duo, a dokonce i jeho quad řešení (více později). Tyto procesory přinesly řadu inovací. I když je nutno zmínit FX-62 od AMD pro socket AM2.
Dvě jádra nestačí
Tendence ve světě počítačů je taková, aby se výkon hnal pořád strmně nahoru. Intel nyní přichází dokonce se čtyřjádrovým procesorem Intel Core 2 Duo QX6700. Vlastně spojil dva dvoujádrové procesory, ale efekt je podle testů poměrně výtečný. Z uplynulého textu lze usoudit, že v budoucnosti bude jedna z hlavních cest za vyšším výpočetním výkonem vést přes zvyšování počtu jader.
Žádné komentáře:
Okomentovat